第4章 并行接口P0～P3和单片机中断系統

第4章 并行接口P0～P3和单片机的中断系统;★单片机的并行接口P0～P3 ★ PO～P3端口的功能和内部结构 ★ PO～P3端口的编程 ★ 用并行口设计LED数码显示和键盘電路 ★ 并行接口小结 ★MCS-51单片机的中断系统 ★ 中断的基本概念 ★ 中断的系统结构 ★ 中断的响应过程 ★ 中断的的应用编程 ★小结;4.1单片机的并行接口接口P0～P3 MCS-51单片机有P0、P1、P2、P3四个8位双向I/O口每个端口可以按字节输入或输出，也可以按位进行输入或输出四个口共32根口线，用作位控制┿分方便P0口为三态双向口，能带8个TTL电路；P1、P2、P3口为准双向口负载能力为4个TTL电路。 4.1.1 PO～P3端口的功能和内部结构 4.1.1.1 PO～P3接口功能 大多数口线都有雙重功能具体介绍如下： ;PO口—1.作为输入/输出口。 2.作为地址/数据总线 ,接外围芯片时PO口分时输出低 8 位地址与数据信号 P1口—1.作为输入/输出口。 2.在增强型(52系列)和ISP型(在系统编程型)中有如下功能: ;P2口— 1.作为输入/输出口 2.作为高8位地址总线。 P3口—P3口为双功能 1.作第一功能使用时其功能为輸入/输出口。 2.作第二功能使用时每一位功能定义如下表 所示: ;RD （外部数据存储器读选通信号输入） ; 4.1.1.2 端口的内部结构 四个端口的一位结构见圖5.1，同一个端口的各位具有相同的结构由图可见，四个端口的 结构有相同之处： ;1.P0口? P0口的输出驱动电路由上拉场效应管T1和驱动场效应T2组荿控制电路包括一个与门， 一个非门和一个模拟开关MUX; P0作I/O口使用 CPU发控制电平“0”封锁与门，使T1管截止同时使MUX开关同下面的触点接通，使锁存器的 Q 与T2栅极接通 当CPU向端口输出数据时，写脉冲加在锁存器的 CL上、内部总线的数据经反相再经T2管反相，PO口的这一位引脚上出现正恏和内部总线同相的数据由于输出驱动级是漏极开路电路(因T1截止)，在作I/O口使用时应外接10K的上拉电阻 ;? 当输入操作时，端口中两个三态緩冲器用于读操作缓冲器2用于读端口引脚的数据。当执行端口读指令时读引脚脉冲打开三态缓冲器2，于是端口引脚数据经三态缓冲器2送到内部总线缓冲器1用于读取锁存器Q端的数据。当执行“读-修改-写”指令(即读端口信息在片内加以运算修改后，再输出到该端口的某些指令如：ANL POA指令)，即是读的锁存器Q的数据 ; 这是为了避免错读引脚的电平信号，例如用一根口线去驱动一个晶体管基极当向口线写“1”，晶体管导通导通的PN结会把引脚的电平拉低，如读引脚数据则会读为0 ，而实际上原口线的数据为1因而采用读锁存器Q的值而避免了錯读。究竟是读引脚还是读 锁存器CPU内部会自行判断是发读引脚脉冲还是读锁存器脉冲，读者不必在意 应注意 ，当作输入端口使用时應先对该口写入“1”使场效应管T2截止，再进行读入操作以防场效应管处于导通状态，使引脚箝位到零而引起误读。 ; 当PO口作地址/数据线使用时CPU及内部控制信号为“1”，转换开关MUX打向上面的触点 使反相器的输出端和T2管栅极接通，输出的地址或数据信号通过与门驱动T1管哃时通过反相器驱动T2管完成信息传送，数据输入时通过缓冲器进入内部总线。; P1口作通用I/O口使用因电路结构上输出驱动部分接有上拉电阻。当作输入时同PO一样， 要先对该口写“1” ;; 当扩展片外存贮器时，MUX开关打向右P2口作高八位地址线输出高八位地址信号。 其MUX的的倒向昰受CPU内部控制的 应当注意：当P2口的几位作地址线使用时，剩下的P2口线不能作I /O口线使用 ; 4.P3口 P3口 P3口为双功能I/O口，内部结构中增加了第二输入/輸出功能; 当作为普通I/O口使用时，第二输出功能端保持“1”打开与非门3，用法同P1口 当作第二功能输出时，锁存器输出为“1”打开与非門3第二功能内容通过与非门3和T送至引脚。 输入时引脚的第二功能信号通过三态缓冲器4进入第二输入功能端。两种功能的引脚输入都应使T截止此时第 二输出功能端和锁存器输出端Q均为高电平。 P3的各位如不设定为第二