一、填空题（10分,每小题1分）

1.用EDA技術进行电子系统设计的目标是最终完成 ASIC 的设

3.随着EDA技术的不断完善与成熟自顶向下的设计方法更多的被应用于Verilog HDL

5.完整的条件语句将产生组合電路，不完整的条件语句将产生时序

6.阻塞性赋值符号为=非阻塞性赋值符号为

二、选择题(10分，每小题2分)

1.大规模可编程器件主要有FPGA、CPLD两类丅列对FPGA结构与工作原理的描述

A．FPGA全称为复杂可编程逻辑器件；

B．FPGA是基于乘积项结构的可编程逻辑器件；

C．基于SRAM的FPGA器件，在每次上电后必须進行一次配置；

2.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→综合

→_____→→适配→编程下载→硬件测试正确的是

①功能仿真②时序仿真③逻輯综合④配置⑤分配管脚

A．③①B．①⑤C．④⑤D．④②

3.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）以及提高运行

速度（即速度优化）；指出下列哪些方法是面积优化 B 。

①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法

A．①③⑤B．②③④C．②⑤⑥D．①④⑥

4.下列标识符中____A______是不合法的标识符。

5.下列语句中不属于并行语句的是：___D____